高速数字串行加法器及其应用

摘要。与传统加法器相比，数字串行加法器具有工作频率高、占用资源少、设计灵活等优点。介绍了数字串行加法器的原理，说明了该加法器在fpga上的实现要点及其在匹配滤波器设计中的应用。

关键词：加法器位并行数字串行fpga匹配滤波器

与传统ＤＳＰ相比，定制ＤＳＰ具有速度更高、设计灵活、易于更改等优点，常常应用于设计方案和关键算法的验证。

在ＤＳＰ运算中，加法是最常用的。常见的加法器是位并行的（Ｂｉｔ－ｐａｒａｌｌｅｌ），在一个时钟周期内完成加法运算。其速度较高，占用的资源较多。但是，在很多应用中，并不需要这么高的速度，而且希望减小资源消耗。这时可以采用数字串行（Ｄｉｇｉｔ－ｓｅｒｉａｌ）加法器，利用多个时钟周期完成一个完整的加法运算，从而使占用的资源大幅度减少。为了使数字串行加法器具有更广泛的应用范围，设计的关键是要使电路达到尽可能高的工作频率，以取得高的数据吞吐量（Ｔｈｒｏｕｇｈｐｕｔ），从而满足系统其它部分的速度要求。

１数字串行加法器

在数字串行加法器中，字长为Ｗ的操作数被分为Ｐ个位宽为Ｎ（Ｎ能被Ｗ整除，Ｐ＝Ｗ／Ｎ）的数字，然后从低位开始相加，在Ｐ个时钟内完成加法操作。Ｐ个时钟周期称为一个采样周期（ＳａｍｐｌｅＰｅｒｉｏｄ）。

Ｎ＝２的数字串行加法器结构如图１所示。如果输入操作数的字长为８，那么串行加法器可以在４个时钟周期内完成加法运算。这个加法器只用了两个全加器的资源，比一般的８ｂｉｔ行波进位加法器小。

数字串行加法器的控制也比较简单，输入移位寄存器完成并行－串行转换功能，通过移位操作不断为加法器提供位宽为Ｎ的操作数；Ｃｏｎｔｒｏｌ信号指示了新采样周期的开始，此时ｃａｒｒｙ清零；输出移位寄存器完成串行－并行转换，输出计算结果。

对于特定的输入字长，通过选择不同的Ｎ，可以实现速度、面积不同的数字串行加法器。这样，设计者可以根据实际情况加以选择，提高了设计的灵活性。

图22bit全加器连接示意图

２高速数字串行加法器在ＦＰＧＡ上的实现

由于数字串行加法器要用Ｐ个时钟周期才能完成整个加法操作，因此其工作频率必须足够高。这样，在ＦＰＧＡ上实现时，如何使串行加法器具有尽量高的工作频率就将成为关键问题。下面以Ｘｉｌｉｎｘ公司的ＶｉｒｔｅｘＥ系列ＦＰＧＡ为例，说明如何设计高速数字串行加法器。

ＶｉｒｔｅｘＥ的一个ＣＬＢ（ＣｏｎｆｉｇｕｒａｂｌｅＬｏｇｉｃＢｌｏｃｋ）包含两个ｓｌｉｃｅ，图２为在一个ｓｌｉｃｅ上实现２ｂｉｔ全加器的连接示意图（不相关的逻辑已略去）。